Extrair informação de profundida de apartir de imagens bidimensionais é um importante problema na área de visão computacional. Diversas aplicações se beneficiam desta classe de algoritmos tais como: robótica, a indústria de entretenimento, aplicações médicas para diagnóstico e confecção de próteses e até mesmo exploração interplanetária. Esta aplicação pode ser dividida em duas etapas interdependentes: a estimação da posição e orientação da câmera no momento em que a imagem foi gerada, e a estimativa da estrutura tridimensional da cena. Este trabalho foca em técnicas de visão computacional usadas para estimar a trajetória de um veículo equipado com uma câmera, problema conhecido como odometria visual. Para obter medidas objetivas de eficiência e precisão, e poder comparar os resultados obtidos com o estado da arte, uma base de dados de alta precisão, bastante utilizada pela comunidade científica foi utilizada. No curso deste trabalho novas técnicas para rastreamento de detalhes, estimativa de posição de câmera, cálculo de posição 3D de pontos e recuperação de escala são propostos. Os resultados alcançados superam os mais bem ranqueados trabalhos na base de dados escolhida até o momento da publicação desta tese.

Recovering three-dimensional information from bi-dimensional images is an important problem in computer vision that finds several applications in our society. Robotics, entertainment industry, medical diagnose and prosthesis, and even interplanetary exploration benefit from vision based 3D estimation. The problem can be divided in two interdependent operations: estimating the camera position and orientation when each image was produced, and estimating the 3D scene structure. This work focuses on computer vision techniques, used to estimate the trajectory of a vehicle equipped camera, a problem known as visual odometry. In order to provide an objective measure of estimation efficiency and to compare the achieved results to the state-of-the-art works in visual odometry a high precision popular dataset was selected and used. In the course of this work new techniques for image feature tracking, camera pose estimation, point 3D position calculation and scale recovery are proposed. The achieved results outperform the best ranked results in the popular chosen dataset.

Sistemas em Chip Multi-Processados (do inglês, MPSoCs) tornaram-se a plataforma de hardware estabelecida para uma ampla variedade de aplicações e dispositivos. O alto paralelismo aliado à eficiência energética permitiu aos MPSoCs cumprir os requisitos de uma nova era na computação, a Internet-das-Coisas (do inglês, IoT). Em um futuro próximo, espera-se que a tecnologia IoT irá combinar tanto sistemas virtuais quanto físicos, criando o conceito de Internet-de-Tudo (do inglês, IoE). Consequentemente, ainda mais dispositivos e sistemas serão interligados pela Internet. A conexão com a Internet já traz várias preocupações de segurança, porque todas as informações confidenciais armazenadas nesses dispositivos podem ser acessadas por agentes externos, e esse prognóstico só aumentará as questões relacionadas à segurança. Um dos ataques mais perigosos é o Ataque de Canal Lateral (do inglês, SCA). Este tipo de ataque explora características do sistema de destino (informação indireta) que revela alguns dados secretos ou valiosos. Esta ameaça pode ser implementada fisicamente através de instrumentação especializada acoplada diretamente ao dispositivo, ou lógica pelo comportamento arquitetural que é acessado remotamente através da rede. Esta tese define este SCA lógico em particular como uma subcategoria chamada Ataque de Canal Arquitetural (do inglês, ACA). Na literatura, vários ACAs objetivam os Sistemas-em-Chip (do inglês, SoC) e circuitos integrados de aplicação específica (do inglês, ASICs). No entanto, não há nenhum estudo de ACAs executando em MPSoCs. Então, este projeto de pesquisa revisou a bibliografia para identificar, analisar e explorar as potenciais vulnerabilidades dos MPSoCs. As partes mais vulneráveis reconhecidas foram as Caches compartilhadas e a Rede-em-Chip (do inglês, NoC). Uma vez adquirido este conhecimento, esta tese desenvolveu quatro novos ataques para MPSoCs. Eles são Hourglass, Firecracker, Arrow, e Earthquake. Além disso, a proposição de que o hardware pode fornecer segurança sendo transparente para aplicações culminou em uma proposta de uma contra-medida de hardware, o Gossip NoC. Os ataques propostos foram executados em um ambiente real de MPSoC em um FPGA, quebrando a criptografia AES. Estes experimentos práticos foram a primeira demonstração de um ACA realizado em um MPSoC baseado em NoC. A eficiência de diferentes contra-medidas, o Gossip NoC e outros três da literatura, foi avaliada sob estes ataques. Os resultados mostraram que i) a Cache compartilhada e a NoC são vulnerabilidades críticas em MPSoCs; ii) os ataques propostos otimizam os ACAs tradicionais de Cache encontrados na literatura, possibilitando o ataque mesmo em ambientes limitados, como os encontrados em dispositivos de IoT/IoE; iii) o Earthquake torna viável a estratégia de colisão diferencial; iv) a NoC é uma candidata adequada para implementar mecanismos de segurança, uma vez que pode acessar todos os elementos do sistema; v) a Gossip NoC evita apenas um tipo de ataque, mas um mecanismo de proteção para tais sistemas complexos exige múltiplas estratégias de contra-medidas integradas para ser uma solução completa.

Multi-Processors Systems-on-Chips (MPSoC) became the established hardware platform for a wide variety of applications and devices. High parallelism allied with energy efficiency allowed MPSoCs to accomplish the requirements of a new era on computation, the Internet-of-Things (IoT). In a near future, it is expected that the IoT technology will merge both virtual and physical systems, creating the concept of the Internet-of-Everything. Consequently, even more devices and systems will be interconnected by the Internet. The Internet link already brings several security concerns because all sensitive information stored on these devices can be reachable by external agents, and this prognostics will only increase the security issues. One of the most dangerous attacks is the Side Channel Attack (SCA). This type of attack explores features of the target system (indirect information) that reveals some secret or valuable data. This threat can be implemented physically through specialized instrumentation coupled directly to the device, or logical from architectural behavior accessed remotely through the network. The present thesis defines this particular logical SCA as a subcategory called Architectural Channel Attack (ACA). In the literature, several ACAs are targeting System-on-Chips (SoC) and ASICs. However, there is no study of ACAs running in MPSoCs. Consequently, this research project revised the bibliography to identify, analyze and explore the potential vulnerabilities of MPSoCs. The most vulnerable parts recognized were the shared cache and the Network-on-Chip (NoC). Within this knowledge, this thesis developed four new attacks aiming MPSoCs. They are the Hourglass, the Firecracker, the Arrow, and the Earthquake. Besides, the proposition that the hardware can provide security being transparent to applications resulted in a proposal of a hardware countermeasure, the Gossip NoC. The proposed attacks executed in a real MPSoC environment in an FPGA, breaking the Advanced Encryption Standard (AES). These evaluations were the first practical demonstration of an  ACA performed in a NoC-based MPSoC entirely. The efficiency of different countermeasures, the Gossip NoC and three other ones from the literature, was evaluated under these attacks. Results showed that i) the shared cache and the NoC are critical vulnerabilities of complex MPSoCs; ii) the proposed attacks optimize the traditional cache ACAs found in literature making possible to attack even in limited environments, such as found in IoT/IoE; iii) the Earthquake makes the differential collision strategy feasible; iv) the NoC is a suitable candidate to implement security mechanisms, since it can access all elements in the system; v) the Gossip NoC avoids only one type of attack, but a protection mechanism for such complex systems demands multiple countermeasure strategies integrated to be a complete solution.

A demanda por sistemas com elevado desempenho tem trazido a necessidade de aumentar o número de elementos de processamento, surgindo os chamados Sistemas em Chip Multiprocessados (MPSoCs). Além disso, com a possibilidade de redução da escala tecnológica na era submicrônica, permitindo a integração de vários dispositivos, os chips têm se tornado ainda mais complexos. No entanto, com o aumento no número de elementos de processamento, as interconexões são vistas com o principal gargalo dos sistemas-em-chip. Com isso, uma preocupação na forma como tais elementos se comunicam e estão interconectados tem sido levantada, uma vez que tais características são cruciais nos aspectos de desempenho, energia e potência, principalmente em sistemas embarcados. Essa necessidade permitiu o advento das redes-em-chip (Networks-on-Chip – NoCs) e inúmeros estudos já foram realizados para tais dispositivos. No entanto, devido ao aceleramento tecnológico atual, que traz a necessidade por sistemas ainda mais complexos, que consumam baixa energia e que permitam que as aplicações sejam constantemente atualizadas sem perder as características de desempenho, as arquiteturas de interconexão tradicionais não serão suficientes para satisfazer tais desafios. Outras alternativas de interconexão para MPSoCs precisam ser investigadas e nesse trabalho novas arquiteturas para NoCs com tais requisitos são apresentadas. As soluções propostas exploram hierarquia, adaptabilidade e interconexões em três dimensões. Esse trabalho aborda a necessidade do uso de diferentes estratégias em NoCs a fim de atingir os requisitos de desempenho e baixo consumo de potência dos atuais e futuros MPSoCs. Dessa forma, serão verificadas as diversas arquiteturas de interconexões para sistemas heterogêneos, sua escalabilidade, suas principais características e as vantagens das propostas apresentadas sobre as demais soluções.

he demand for systems with high performance has brought the need to increase the number of cores, emerging the called Multi-Processors System-on-Chip (MPSoCs). Also, with the shrinking feature size in deep-submicron era, allowing the integration of several devices, chips have become even more complex. However, with the increase in these elements, interconnections are seen as the main bottleneck in many core systemson- chip. With this, a concern about how these devices communicate and are interconnected has been raised, since these features are crucial for the performance, energy and power consumption aspects, mainly in embedded systems. This need allows the advent of the Networks-on-Chip (NoCs) and countless studies had already been done to analyze such interconnection devices. However, due to the current technological accelerating that brings the need for even more complex systems, consuming lower energy and providing constant application updates without losing performance features, traditional interconnect architectures will not be sufficient to satisfy such challenges. Other interconnecting alternatives for MPSoCs need to be investigated and in this work, novel architectures for NoCs meeting such requirements are presented. The proposed solutions explore hierarchy, adaptability and three dimensional interconnections. This work approaches the requirements in the use of different strategies for NoCs in order to reach the performance requisites and low power consumption of the current and future MPSoCs. Hence, in this approach, several interconnection architectures for heterogeneous systems, their scalability and the main features and advantages of the proposed strategies in comparison with others will be verified.

Acessos simultâneos gerados por Elementos de Processamento (EP) contidos nos Sistemas em Chip (SoC) para um único canal de memória externa coloca desafios que requerem uma atenção especial por constituírem o gargalo para o desempenho de processamento. No caso em que os EPs são microprocessadores, a questão fica ainda mais evidente, pois a taxa de aumento da velocidade dos microprocessadores excede a taxa de aumento da velocidade da DRAM. Ambas aumentam exponencialmente, mas a expoente dos microprocessadores é maior do que a das memórias. Este efeito é denominado de “muro de memória” (Memory Wall) e representa que o gargalo de processamento está relacionado à diferença de velocidade. Neste cenário, novas estratégias de controle de acesso são necessárias para melhorar o desempenho. Plataformas heterogêneas de processamento multimídia são formadas por diversos EPs. Os acessos con- correntes à regiões de memória não contíguas em uma DRAM reduzem a largura de banda e aumentam a latência de acesso aos dados, degradando o desempenho de processamento. Esta tese mostra que a eficiência computacional pode ser melhorada com o uso de um fluxo de projeto centralizado em memória, ou seja, orientado para os aspectos funcionais da DRAM. Neste trabalho é apresentado um subsistema de memória com gerenciamento adaptativo de compar- tilhamento do canal de memória entre múltiplos clientes. Esta tese apresenta a arquitetura de um controlador de memória com comportamento predizível que faz a avaliação do pior caso de execução para as transações solicitadas pelos clientes em tempo de execução. Um modelo baseado em atrasos é utilizado para prever os piores casos para o conjunto de clientes. O sub-sistema de memória centraliza a comunicação de dados e gerencia os acessos dos diversos EPs do sistema, de forma que a comunicação seja atendida de acordo com as necessidades de cada aplicação. São apresentadas três contribuições principais: 1) um método de projeto de sistemas integrados centralizado em memória, que orienta o projeto para os aspectos funcionais da me- mória compartilhada; 2) um modelo baseado em atrasos para estimar o pior caso de execução do sistema, quanto aos tempos de resposta e largura de banda mínima alocada por cliente; 3) um árbitro adaptativo para gerenciamento dos acessos à memória externa com garantias de prazos de execução das transações.

The number of Processing Elements (PE) contained in a System-on-Chip (SoC) follows the growth of the number of transistors per chip. A SoC composed of multiple PEs, in some applications such as multimedia, implements algorithms that handle large volumes of data and justify the use of an external memory with large capacity. External memory accesses are shared by multiple PEs adding challenges that may have special attention because they constitute the bottleneck for performance and relevant factor for power consumption. In the case where the PEs are microprocessors, this issue becomes even more evident as the rate of increase of speedof microprocessors exceeds the rate of increase in speed of DRAM. This effect is called “memory wall” and represents that the bottleneck processing is related to the speed of data access. In this scenario, new access control strategies are needed to improve processing performance. Heterogeneous platforms for multimedia processing are formed by several PEs. The concurrent accesses to DRAM reduce bandwidth and increase latency access to data, degrading the processing performance. This thesis shows that significant improvements in computational efficiency can be obtained using a design methodology oriented to the functional aspects of DRAM through a memory subsystem with adaptive management. It is presented the data communication architecture for integration of PEs system based on an analytical model to reduce latency and guarantee Quality of Service (QoS). The memory subsystem is organized as a hierarchy of memories, with a proposed integration of PEs oriented centered in the main memory. The memory subsystem centralized data communication and manages the access of several PEs system so that communication is served according to the needs of each application. This thesis proposes three major contributions: 1) a methodology for design integrated systems based on the memory-centric design approach, 2) an analytical model based on delays used to evaluate the worst-case performance of the memory subsystem, 3) an arbiter for adaptive management of accesses to the external memory with guaranteed execution times of transactions.

O processamento de vídeo e imagens é uma área de pesquisa de grande importância atualmente devido ao incremento de utilização de imagens nas mais variadas áreas de atividades: entretenimento, vigilância, supervisão e controle, medicina, e outras. Os algoritmos utilizados para reconhecimento, compressão, descompressão, filtragem, restauração e melhoramento de imagens apresentam freqüentemente uma demanda computacional superior àquela que os processadores convencionais podem oferecer, exigindo muitas vezes o desenvolvimento de arquiteturas dedicadas. Este documento descreve o trabalho realizado na exploração do espaço de projeto de arquiteturas para processamento de imagem e de vídeo, utilizando processamento paralelo. Várias características particulares deste tipo de arquitetura são apontadas. Uma nova técnica é apresentada, na qual Processadores Elementares (P.E.s) especializados trabalham de forma cooperativa sobre uma estrutura de comunicação em rede intra-chip.

Nowadays video and image processing is a very important research area, because of its widespread use in a broad class of applications like entertainment, surveillance, control, medicine and many others. Some of the used algorithms to perform recognition, compression, decompression, filtering, restoration and enhancement of the images, require a computational power higher than the one available in conventional processors, requiring the development of dedicated architectures. This document presents the work developed in the design space exploration in the field of video and image processing architectures by the use of parallel processing. Many characteristics of this kind of architecture are pointed out. A novel technique is presented in which customized Processing Elements work in a cooperative way over a communication structure using a network on chip.

O projeto de sistemas intrachip (SoCs) é uma atividade de alto grau de complexidade, dados a dimensão de SoCs, na ordem do bilhão de transistores, os requisitos de tempo de desenvolvimento e de consumo de energia, entre outros fatores. A forma de dominar a complexidade de projeto de SoCs inclui dividir a funcionalidade do sistema em módulos de menor complexidade, denominados de núcleos de propriedade intelectual (núcleos IP), interligados por uma infra-estrutura de comunicação. Enquanto núcleos IP podem ser reusados de outros projetos ou adquiridos de terceiros, a infra-estrutura de comunicação deve sempre ser desenvolvida de forma personalizada para cada SoC. O presente trabalho volta-se para o projeto de infraestruturas de comunicação eficientes. Questões importantes neste contexto são a eficiência da comunicação, refletida e.g. em medidas de vazão e latência, a redução de área de silício para implementar a comunicação, e a redução da energia consumida na comunicação. Estas questões dependem da escolha da infra-estrutura de comunicação. Barramentos são as infra-estruturas mais usadas nas comunicações intrachip, mas têm sido consideradas como pouco adequadas para servir a necessidade de comunicação de SoCs futuros. Redes intrachip vêm emergindo como um possível melhor candidato. Nesta infra-estrutura de comunicação, um problema a ser resolvido é o posicionamento relativo de núcleos IP dentro da rede, visando otimizar desempenho e reduzir o consumo de energia, no que se denomina aqui problema de mapeamento. Dada a complexidade deste problema, considera-se fundamental dispor de modelos para capturar as características da infra-estrutura de comunicação, bem como da aplicação que a emprega A principal contribuição deste trabalho é propor e avaliar um conjunto de modelos de computação voltados para a solução do problema de mapeamento de núcleos de propriedade intelectual sobre uma infra-estrutura de comunicação. Três modelos são propostos (CDM, CDCM e ECWM) e comparados, entre si e com três outros disponíveis na literatura (CWM, CTM e ACPM). Embora os modelos sejam genéricos, os estudos de caso restringem-se aqui a infra-estruturas de comunicação do tipo rede intrachip. Dada a diversidade de modelos de mapeamento, propõe-se uma segunda contribuição, o metamodelo Quantidade, Ordem, Dependência (QOD), que relaciona modelos de mapeamento usando os critérios expressos na denominação QOD. Considerando o alto grau de abstração dos modelos empregados, julga-se necessário prover uma conexão com níveis inferiores da hierarquia de projeto. Neste sentido, uma terceira contribuição original do presente trabalho é a proposta de modelos de consumo de energia e tempo de comunicação para redes intrachip. Visando demonstrar a validade de todos os modelos propostos, foram desenvolvidos métodos de uso destes na solução do problema de mapeamento, o que constitui uma quarta contribuição. Estes métodos incluem algoritmos de mapeamento, estimativas de tempo de execução, consumo de energia e caminhos críticos em infra-estruturas de comunicação. Como quinta contribuição, propõe-se o framework CAFES, que integra os métodos desenvolvidos e os modelos de mapeamento em algoritmos computacionais. Uma última contribuição do presente trabalho é um método habilitando a estimativa de consumo de energia para infra-estruturas de comunicação e sua implementação como uma ferramenta computacional. 

The design of Systems-on-Chip (SoCs) is a highly complex task, given the current dimension of SoCs, in the order of a billion transistors, their design time and energy consumption requirements, among other factors. Mastering SoC design complexity requires dividing the system functionality into less complex modules, called intellectual property cores (IP cores), interconnected by a communication infrastructure. While IP cores can be reused from previous designs or acquired from other parties, the communication infrastructure must always be developed for each SoC mostly from scratch. The present work addresses the efficient design of communication infrastructures. Important issues in this context are communication efficiency, measured e.g. by throughput and latency values, reduction of silicon area and reduction of energy consumption in the communication infrastructure. These issues depend on the choice of the communication infrastructure. Buses are by far the most used infrastructure for intrachip communication today. However, they are growingly considered unsuitable to supply the communication needs of future SoCs. Networks-on-chip (NoCs) are emerging as a possible better candidate to fulfill communication requirements. In NoCs, a problem to be solved is the relative position of each IP core, aiming to optimize performance and to reduce energy consumption. This is called here the mapping problem . Given the complexity of this problem, it is fundamental to use models to capture the characteristics of both, the communication infrastructure and the associated application.
The main contribution of this work is to propose and to evaluate a set of models of computation directed to solve the IP core mapping problem on communication infrastructures. Three models are proposed (CDM, CDCM and ECWM) and compared, among themselves and with three other models available in the literature (CWM, CTM and ACPM). Although these are generic models, most case studies here are restricted to NoC communication infrastructures. Given the diversity of mapping models, there is a second contribution, the Quantity , Order and Dependence metamodel (QOD). This metamodel relates mapping models using the criteria expressed in its denomination (QOD). Considering the high level of abstraction of the employed models, it is necessary to provide a connection with lower levels of design abstraction.
A third original contribution of the present work is the proposition of energy consumption and communication time models for NoCs. Aiming to demonstrate the validity of all mentioned models, methods based on them to solve the mapping problem have been developed, which constitutes a fourth contribution. These methods include mapping algorithms, execution time estimation, energy consumption estimation and critical path estimation in communication infrastructures. As a fifth contribution, the CAFES framework is proposed to integrate the developed methods and the mapping models into computational algorithms. A last contribution of the present work is a method enabling the estimation of energy consumption for communication infrastructures and its implementation as a computational tool.

A concepção dos sistemas eletrônicos previstos para o futuro próximo implica em uma atividade multidisciplinar, a qual demanda, para o projeto de sistemas eletrônicos, o uso de métodos e técnicas provenientes de diversos domínios do conhecimento humano. Esses domínios podem variar desde a especificação de aplicações, até a realização física de circuitos integrados. A constante evolução dos processos de fabricação de circuitos integrados permite a criação de circuitos bastante complexos, seja em relação ao número de componentes eletrônicos e de suas inter-relações, seja em relação à heterogeneidade funcional presente nas aplicações alvo, previstas para estes sistemas. Para os próximos anos está prevista a possibilidade da inclusão de mais de um bilhão de transistores em uma única pastilha de silício, inaugurando a era da “gigaescala”. Devido a essa situação, a comunidade científica vem demonstrando preocupação em relação às novas técnicas que se fazem necessárias para a concepção dos “gigacircuitos”. Essas técnicas envolvem o uso de diferentes níveis de abstração na concepção e análise das funcionalidades da aplicação alvo, além de abordagens para explorar o grande espaço de busca, inerente à disponibilidade de um grande número de componentes para a implementação da arquitetura alvo, a qual deve ser otimizada para as restrições de projeto. As idéias apresentadas nesse trabalho vão de encontro à necessidade por novas técnicas para a concepção de circuitos eletrônicos complexos. Este trabalho procura contribuir para que esta classe de circuitos possa tornar-se realidade em um futuro próximo, avalizando a disponibilidade de informação, de entretenimento e de serviços para a sociedade. Para tanto, um novo método é proposto, onde um fluxo de projeto considera as ferramentas necessárias para a exploração do espaço de busca em componentes de processamento e de comunicação, visando à sua otimização. As ferramentas seguem os princípios do projeto baseado em plataformas, onde componentes podem ser reutilizadas para aplicações da mesma classe, em diferentes níveis de abstração. Além disso, os princípios da especificação baseada em interface são considerados, visando explicitar a especificação de funcionalidades heterogêneas para componentes arquiteturais, bem como permitir a avaliação dinâmica do comportamento destes.

The modern electronic systems concept relies in a multidisciplinary activity, which involves methods and techniques from different human knowledge domains, varying from specification to physical realization of integrated circuits. The constant evolution of the technology process implies very complex circuits. The complexity is expressed by a huge number of electronic components as well as by heterogeneous functionality. Higher integration levels, allowing the development of circuits comprising more than one billion transistors in a single die, are expected to the near future, inaugurating the “gigascale era” in integrated circuits realization. Facing this situation, worldwide researches are concerned with the development of new techniques and methods devoted to develop the “gigacircuits”. These techniques imply the observation of different abstraction levels for the design, in order to enable system engineers to deal with the complexity in an affordable time. Moreover, when a big number of components are available to implement optimized architectures, a huge design space to be explored arises. To comply with this scenario, new approaches to find optimized architectural configurations are needed. The ideas presented in this thesis are compliant with new techniques for modeling and optimization of complex electronic circuits. The tools developed within the scope of this work are expected to contribute to bring these circuits into reality in the near future, setting up the availability of information, entertainment and services to the society. To deal with this situation, a new method is suggested, proposing a design flow focusing on design automation tools dedicated to turn into the reality the design space exploration for processing and communication components, optimizing them to dedicated applications constraints. The tools comply with the platform-based design approach, where components can be reused on similar behaviors applications, in different abstraction levels. Moreover, the interface-based design principles for architectural components modeling are employed, enabling heterogeneous functionalities modeling and evaluation.

Com o advento dos processos submicrônicos, a capacidade de integração de transistores tem atingido níveis que possibilitam a construção de um sistema completo em uma única pastilha de silício. Esses sistemas, denominados sistemas integrados, baseiam-se no reuso de blocos previamente projetados e verificados, os quais são chamados de núcleos ou blocos de propriedade intelectual. Os sistemas integrados atuais incluem algumas poucas dezenas de núcleos, os quais são interconectados por meio de arquiteturas de comunicação baseadas em estruturas dedicadas de canais ponto-a-ponto ou em estruturas reutilizáveis constituídas por canais multiponto, denominadas barramentos. Os futuros sistemas integrados irão incluir de dezenas a centenas de núcleos em um mesmo chip com até alguns bilhões de transistores, sendo que, para atender às pressões do mercado e amortizar os custos de projeto entre vários sistemas, é importante que todos os seus componentes sejam reutilizáveis, incluindo a arquitetura de comunicação. Das arquiteturas utilizadas atualmente, o barramento é a única que oferece reusabilidade. Porém, o seu desempenho em comunicação e o seu consumo de energia degradam com o crescimento do sistema. Para atender aos requisitos dos futuros sistemas integrados, uma nova alternativa de arquitetura de comunicação tem sido proposta na comunidade acadêmica. Essa arquitetura, denominada rede-em-chip, baseia-se nos conceitos utilizados nas redes de interconexão para computadores paralelos. Esta tese se situa nesse contexto e apresenta uma arquitetura de rede-em-chip e um conjunto de modelos para a avaliação de área e desempenho de arquiteturas de comunicação para sistemas integrados. A arquitetura apresentada é denominada SoCIN (System-on-Chip Interconnection Network) e apresenta como diferencial o fato de poder ser dimensionada de modo a atender a requisitos de custo e desempenho da aplicação alvo. Os modelos desenvolvidos permitem a estimativa em alto nível da área em silício e do desempenho de arquiteturas de comunicação do tipo barramento e rede-em-chip. São apresentados resultados que demonstram a efetividade das redes-em-chip e indicam as condições que definem a aplicabilidade das mesmas.

With the developing of new submicron process technologies, it has been possible to integrate an entire system on a single chip. Such kind of system is named
System-on-Chip (SoC) and its design methodologies are based on the reuse of pre-designed and pre-verified components named cores or intellectual property blocks.
Current SoCs include a few dozens of cores interconnected by communication architectures based on point-to-point dedicated channels or in multi-point channels (also named shared busses). However, the future SoCs will integrate up to hundreds of cores on a single billion-transistor chip. To meet the market pressures and to amortize the design costs among several systems, it is important that all the systems components are reusable, including the communication architecture. Considering the current on-chip communication architectures, only the bus-based one offers reusability. Meanwhile, their performance and power consumption degrade with the system growing. To meet the requirements of the future SoCs, a new approach has been proposed in the academia. It is named Network-on-Chip (NoC) and is based on the concepts used in interconnection networks for parallel computers. The current thesis is inserted in this context and presents a new NoC architecture and a set of models to allow the evaluation of area and performance of on-chip communication architectures. The network architecture is named SoCIN (System-on-Chip Interconnection Network) and presents scalability features which allow to the designer to tune the network dimensions in order to meet costs and performance requirements of the target application. The models allow to get a high level estimation of silicon area and performance of busses and NoCs. Several results are presented and they demonstrate the effectiveness of the NoC approach and indicate the conditions defining the applicability of a NoC.

Este trabalho apresenta um método para detectar falhas no funcionamento de máquinas rotativas baseado em alterações no padrão de vibração do sistema e no diagnóstico da condição de operação, por Lógica Fuzzy. As modificações ocorridas são analisadas e servem como parâmetros para predizer falhas incipientes bem como a evolução destas na condição de operação, possibilitando tarefas de manutenção preditiva.

This work provides a detection method for faults in the operation of rotating machines based on a change of system vibration standard and in the operation status diagnosis by fuzzy logic. These changes are analyzed and used as parameters for predicting incipient faults as well as their evolution in operation condition allowing predictive maintenance tasks.

O presente trabalho apresenta um resumo da fisiologia de produção da voz humana, das patologias mais comuns da laringe e seus principais efeitos sobre o som fonado, e apresenta diversos métodos quantitativos de avaliação do som de vozes patológicas. É então proposto um novo método de avaliação da soprosidade da voz, baseado na Transformada Wavelet Discreta através da análise multi-resolução, usando como base ortogonal de decomposição a base Haar. O método serve tanto para auxílio ao diagnóstico como acompanhamento dos resultados obtido por um tratamento. Resultados são obtidos estatísticamente comparados com outros métodos clássicos apresentados na literatura.

This work show an abstract of human voice production physiology, of the most common larinx pathologhies and its effects in the voice quality, and the main methods of pathologic quantitative vocal fold assessment. It is proposed a novel method of vocal fold avaliation based on the Discret Wavelet Transform, using the orthonormal Haar basis as a reconstruction basis. This method can be an auxiliar for the diagnosis as well as an assessment of a specific treatment. Results are obtained and statistically compared with ones obtained by classical methods.